第一關(guān)，難在架構(gòu)設(shè)計(jì)

　　芯片設(shè)計(jì)，環(huán)節(jié)眾多，每個(gè)環(huán)節(jié)都面臨很多挑戰(zhàn)。以相對較為簡單的數(shù)字集成電路設(shè)計(jì)為例設(shè)計(jì)多采用自頂向下設(shè)計(jì)方式，層層分解后包括：

　　需求定義：結(jié)合外部環(huán)境分析、供應(yīng)鏈資源、公司自身定位等信息，提出對新一代產(chǎn)品的需求，并進(jìn)一步考慮產(chǎn)品作用、功能、所需線板數(shù)量、使用集成電路類型等，精準(zhǔn)定義產(chǎn)品需求。這一環(huán)節(jié)的難度在于對市場、技術(shù)的未來趨勢準(zhǔn)確判斷和對設(shè)計(jì)人員、制造工廠等自身和產(chǎn)業(yè)鏈情況、能力的充分了解。

　　功能實(shí)現(xiàn)：描述芯片需要實(shí)現(xiàn)的目標(biāo)，通常用硬件描述語言編寫。這一環(huán)節(jié)的難度在于對芯片整體可以達(dá)到的性能、功能的把握，既要充分滿足目標(biāo)，又不能超過自身的能力上限。

　　結(jié)構(gòu)設(shè)計(jì)：根據(jù)芯片的特點(diǎn)，將其劃分成接口清晰、相互關(guān)系明確、功能相對獨(dú)立的子模塊。這一環(huán)節(jié)難度在于對芯片結(jié)構(gòu)的熟悉，是否能用盡可能少的模塊和盡可能低的標(biāo)準(zhǔn)達(dá)到要求。

　　邏輯綜合：開發(fā)者將硬件描述語言轉(zhuǎn)換成邏輯電路圖。這一環(huán)節(jié)難度在于需要保證代碼的可綜合、清晰簡潔、可讀性，有時(shí)還要考慮模塊的復(fù)用性。

　　物理實(shí)現(xiàn)：將邏輯電路轉(zhuǎn)換成為有物理連接的電路圖。這一環(huán)節(jié)難度在于如何根據(jù)制程，使用盡可能少的元件和連線完成從RTL描述到綜合庫單元之間的映射，得到一個(gè)在面積和時(shí)序上滿足需求的門級網(wǎng)表，并使內(nèi)部互不干擾。

　　物理版圖：以 GDSII 的文件格式交給晶圓廠，在硅片上做出實(shí)際的電路，再進(jìn)行封裝和測試，得到物理芯片。

　　必須說明的是，芯片設(shè)計(jì)時(shí)，需要考慮許多變量，例如信號干擾、發(fā)熱分布等，而芯片的物理特性，如磁場、信號干擾，在不同制程下有很大不同，沒有數(shù)學(xué)公式可以直接計(jì)算，也沒有可套用的經(jīng)驗(yàn)數(shù)據(jù)直接填入，只能依靠EDA工具一步一步設(shè)計(jì)，一步步模擬，不斷取舍。每一次模擬之后，如果效果不理想，就要重新設(shè)計(jì)一次，對團(tuán)隊(duì)的智慧、精力、耐心都是極大考驗(yàn)。

　　第二關(guān)，難在驗(yàn)證

　　芯片驗(yàn)證目標(biāo)是在芯片制造之前，通過檢查、仿真、原型平臺等手段反復(fù)迭代驗(yàn)證，提前發(fā)現(xiàn)系統(tǒng)軟硬件功能錯(cuò)誤、優(yōu)化性能和功耗，使設(shè)計(jì)精準(zhǔn)、可靠，且符合最初規(guī)劃的芯片規(guī)格。

　　它不是在設(shè)計(jì)完成后再進(jìn)行的工序，而是貫穿在設(shè)計(jì)的每一個(gè)環(huán)節(jié)中的重復(fù)性行為，可細(xì)分為系統(tǒng)級驗(yàn)證、硬件邏輯功能驗(yàn)證、混合信號驗(yàn)證、軟件功能驗(yàn)證、物理層驗(yàn)證、時(shí)序驗(yàn)證等。

　　驗(yàn)證很難，首先在驗(yàn)證只能證偽，需要反復(fù)考慮可能遇到的問題，以及使用形式化驗(yàn)證等手段來保證正確的概率，非?？简?yàn)設(shè)計(jì)人員的經(jīng)驗(yàn)和智慧。

　　其次在驗(yàn)證的方法必須盡可能高效?，F(xiàn)在的芯片集成了微處理器、模擬IP核、數(shù)字IP核和存儲器(或片外存儲控制接口)，驗(yàn)證復(fù)雜度指數(shù)級增長。如何快速、準(zhǔn)確、完備、易調(diào)試地完成日益復(fù)雜的驗(yàn)證，進(jìn)入流片階段，是每個(gè)芯片設(shè)計(jì)人員最大的挑戰(zhàn)。

　　最后在驗(yàn)證工具本身。以常見的FPGA硬件仿真驗(yàn)證為例，90年代FPGA驗(yàn)證最多可支持200萬門，每門的費(fèi)用為1美元。如今單位價(jià)格雖然大幅下降，隨著芯片的復(fù)雜程度指數(shù)級增長，驗(yàn)證的門數(shù)也上升到以千萬和億為計(jì)算的規(guī)模，總體費(fèi)用更加驚人。

　　此外，F(xiàn)PGA本身也是芯片設(shè)計(jì)的一種?，F(xiàn)在大型設(shè)計(jì)(大于2千萬等效ASIC門)需要用多塊FPGA互聯(lián)進(jìn)行驗(yàn)證，F(xiàn)PGA的設(shè)計(jì)面對RTL邏輯的分割、多片F(xiàn)PGA之間的互聯(lián)拓?fù)浣Y(jié)構(gòu)、I/O分配、布局布線、可觀測性等現(xiàn)實(shí)要求，這就又給設(shè)計(jì)環(huán)節(jié)增加了難度。