由于該設(shè)計(jì)是可參數(shù)化的，所謂“參數(shù)化”就是通過(guò)設(shè)置輸入數(shù)據(jù)的位寬就能實(shí)現(xiàn)相應(yīng)數(shù)據(jù)位寬的編碼器。假設(shè)編碼器的輸入數(shù)據(jù)位寬為A，輸出數(shù)據(jù)位寬為B，由我們所學(xué)的數(shù)電知識(shí)可知其關(guān)系為B=log2(A)，其中l(wèi)og2(x)是以2為底的對(duì)數(shù)函數(shù)。而VerilogHDL中有與其對(duì)應(yīng)的系統(tǒng)函數(shù)：$clog2(x)。

實(shí)現(xiàn)該編碼器的方法：第一，通過(guò)遍歷數(shù)據(jù)位的方法；第二，通過(guò)推導(dǎo)公式的方法。

<1>通過(guò)遍歷數(shù)據(jù)位的方法有兩種，都是借助for循環(huán)來(lái)實(shí)現(xiàn)的。第一種方法是從輸入數(shù)據(jù)的低位向高位遍歷，并判斷遍歷到的數(shù)據(jù)位是否為1，若為1，則其對(duì)應(yīng)的二進(jìn)制碼就是編碼器的輸出。另一種方法是從輸入數(shù)據(jù)的高位向低位遍歷，并判斷遍歷到的數(shù)據(jù)位是否為1，若為1，則其對(duì)應(yīng)的二進(jìn)制碼就是編碼器的輸出。

<2>通過(guò)推導(dǎo)公式的方法。下面是8-3編碼器的輸入輸出對(duì)應(yīng)關(guān)系：

再總結(jié)下上述公式，編碼器輸出的某個(gè)位可由可能導(dǎo)致該位為1的輸入位進(jìn)行或運(yùn)算的結(jié)果決定，如編碼器輸入din中所有二進(jìn)制索引號(hào)第0位為1的位進(jìn)行或運(yùn)算，便得到編碼器輸出第0位dout[0]；編碼器輸入din中所有二進(jìn)制索引號(hào)第1位為1的位進(jìn)行或運(yùn)算，便得到編碼器輸出第1位dout[1]；依次類推。

在設(shè)計(jì)中，利用兩個(gè)for循環(huán)實(shí)現(xiàn)，一個(gè)for用于對(duì)編碼器輸入的索引號(hào)進(jìn)行計(jì)數(shù)，另一個(gè)for用于對(duì)編碼器輸出的索引號(hào)進(jìn)行計(jì)數(shù)。同時(shí)還要判斷輸入二進(jìn)制索引號(hào)對(duì)應(yīng)位以進(jìn)行相應(yīng)的或運(yùn)算。