旋轉(zhuǎn)編碼器廣泛用于工業(yè)自動化系統(tǒng)。這種編碼器的典型用途是用于電機(jī)，其中編碼器連接到旋轉(zhuǎn)軸，從而為控制系統(tǒng)提供反饋。雖然編碼器的主要用途是角度位置和速度測量，但其他功能（例如系統(tǒng)診斷和參數(shù)配置）也很常見。圖1顯示了一個電機(jī)控制信號鏈，它使用RS-485收發(fā)器和微處理器連接絕對編碼器（ABS編碼器）從機(jī)和工業(yè)伺服驅(qū)動機(jī)主機(jī)，用于交流電機(jī)的閉環(huán)控制。伺服驅(qū)動器和ABS編碼器之間的RS-485通信鏈路通常需要高達(dá)16MHz的高數(shù)據(jù)速率和低傳播延遲時序規(guī)范。RS-485布線通常延伸至最大50米，但在某些情況下可長達(dá)150米。電機(jī)控制編碼器應(yīng)用是數(shù)據(jù)通信的挑戰(zhàn)性環(huán)境，因?yàn)殡娫肼暫烷L電纜長度會影響RS-485信號的完整性。

圖1.使用RS-485連接絕對編碼器從站到伺服驅(qū)動器主站，用于交流電機(jī)的閉環(huán)控制

RS-485信號是平衡的，差分的和固有的噪聲免疫。系統(tǒng)噪聲與RS-485雙絞線電纜中的每根電線相同。一個信號發(fā)出與另一個信號相反的信號，耦合到RS-485總線上的電磁場相互抵消。這減少了系統(tǒng)的電磁干擾（EMI）。此外，增強(qiáng)型ADM3065E2.1V驅(qū)動強(qiáng)度可在通信中實(shí)現(xiàn)更高的信噪比（SNR）。使用ADuM141D可以輕松實(shí)現(xiàn)向ADM3065E添加信號隔離。該裝置是基于ADI的四通道，數(shù)字隔離器我耦合器技術(shù)。它可以以高達(dá)150Mbps的數(shù)據(jù)速率運(yùn)行，因此適合使用50MbpsADM3065ERS-485收發(fā)器（圖2）。直接功率注入（DPI）測量器件抑制注入電源或輸入引腳的噪聲的能力。ADuM141D中使用的隔離技術(shù)已經(jīng)過DPIIEC62132-4標(biāo)準(zhǔn)的測試?？乖胄阅艹^同類產(chǎn)品。該器件在頻率范圍內(nèi)保持優(yōu)異的性能，但其他隔離產(chǎn)品在200MHz至700MHz頻段內(nèi)表現(xiàn)出誤碼。

圖2.信號隔離，50MbpsRS-485解決方案（簡化圖-所有連接未顯示）

露出的RS-485連接器上的ESD和編碼器到電機(jī)驅(qū)動器的電纜是常見的系統(tǒng)危險。與可調(diào)速電力驅(qū)動系統(tǒng)的EMC抗擾度要求相關(guān)的系統(tǒng)級IEC61800-3標(biāo)準(zhǔn)要求最低±4kV接觸/±8kV空氣IEC61000-4-2ESD保護(hù)。ADM3065E具有±12kV接觸/±12kV空氣IEC61000-4-2ESD保護(hù)，超出此要求。圖3顯示了IEC61000-4-2標(biāo)準(zhǔn)的8kV接觸放電電流波形與人體模型（HBM）ESD8kV波形的比較。圖4顯示兩個標(biāo)準(zhǔn)指定了彼此不同的波形形狀和峰值電流。與IEC61000-4-28kV脈沖相關(guān)的峰值電流為30A，而HBMESD的相應(yīng)峰值電流小于5倍，為5.33A。另一個區(qū)別是初始電壓尖峰的上升時間，與HBMESD波形相關(guān)的10ns相比，IEC61000-4-2ESD的上升時間要快1ns。與IECESD波形相關(guān)的功率量遠(yuǎn)大于HBMESD波形的功率。HBMESD標(biāo)準(zhǔn)要求被測設(shè)備（EUT）承受三次正放電和三次負(fù)放電-相比之下，IECESD標(biāo)準(zhǔn)要求10次正放電和10次放電測試。與其他規(guī)定不同級別HBMESD保護(hù)的RS-485收發(fā)器相比，具有IEC61000-4-2ESD額定值的ADM3065E更適合在惡劣環(huán)境中運(yùn)行。與IECESD波形相關(guān)的功率量遠(yuǎn)大于HBMESD波形的功率。HBMESD標(biāo)準(zhǔn)要求被測設(shè)備（EUT）承受三次正放電和三次負(fù)放電-相比之下，IECESD標(biāo)準(zhǔn)要求10次正放電和10次放電測試。與其他規(guī)定不同級別HBMESD保護(hù)的RS-485收發(fā)器相比，具有IEC61000-4-2ESD額定值的ADM3065E更適合在惡劣環(huán)境中運(yùn)行。與IECESD波形相關(guān)的功率量遠(yuǎn)大于HBMESD波形的功率。HBMESD標(biāo)準(zhǔn)要求被測設(shè)備（EUT）承受三次正放電和三次負(fù)放電-相比之下，IECESD標(biāo)準(zhǔn)要求10次正放電和10次放電測試。與其他規(guī)定不同級別HBMESD保護(hù)的RS-485收發(fā)器相比，具有IEC61000-4-2ESD額定值的ADM3065E更適合在惡劣環(huán)境中運(yùn)行。

許多通信協(xié)議用于編碼器;例如EnDat，BiSS，HIPERFACE和Tamagawa。盡管它們存在差異，但編碼器通信協(xié)議在實(shí)現(xiàn)方面具有相似性。這些協(xié)議的接口是串行雙向管道，符合RS-422或RS-485電氣規(guī)范。雖然硬件層存在共性，但運(yùn)行每個協(xié)議所需的軟件是獨(dú)一無二的。通信棧和所需的應(yīng)用程序代碼都是特定于協(xié)議的。本文重點(diǎn)介紹EnDat2.2接口主端的硬件和軟件實(shí)現(xiàn)。

圖3.8kV的IEC61000-4-2ESD波形與8kV的HBMESD波形的比較

延遲分為兩類：第一類是電纜的傳輸延遲，第二類是收發(fā)器的傳播延遲。光速和電纜的介電常數(shù)決定了電纜延遲，典型數(shù)量為6ns/m至10ns/m。當(dāng)總延遲超過半個時鐘周期時，主設(shè)備和從設(shè)備之間的通信中斷。此時，設(shè)計人員有以下選擇：降低數(shù)據(jù)速率，降低傳播，引入延遲或主端補(bǔ)償。選項(xiàng)3可以補(bǔ)償電纜延遲和收發(fā)器延遲，因此是確保系統(tǒng)可以在長電纜上以高時鐘速率運(yùn)行的有效方法。缺點(diǎn)是延遲補(bǔ)償增加了系統(tǒng)復(fù)雜性。在無法進(jìn)行延遲補(bǔ)償?shù)南到y(tǒng)中，或者在具有短電纜的系統(tǒng)中，使用具有短傳播延遲的收發(fā)器的價值是顯而易見的。低傳播延遲可實(shí)現(xiàn)更高的時鐘速率，而無需在系統(tǒng)中引入延遲補(bǔ)償。

主實(shí)現(xiàn)包括串行端口和通信堆棧。由于編碼器協(xié)議不符合標(biāo)準(zhǔn)端口（例如UART），因此無法使用大多數(shù)通用微控制器上的外設(shè)。相反，F(xiàn)PGA的可編程邏輯可實(shí)現(xiàn)硬件中的專用通信端口，并支持延遲補(bǔ)償?shù)雀呒壒δ堋ｋm然FPGA方法很靈活，可以根據(jù)應(yīng)用進(jìn)行定制，但它也有缺點(diǎn)。與處理器相比，F(xiàn)PGA成本高，耗電量大，并且具有大量的產(chǎn)品上市時間。本文中討論的EnDat接口的實(shí)現(xiàn)是在ADI公司的ADSP-CM40x上完成的，該公司是一款針對電機(jī)控制驅(qū)動器的處理器。除了用于電機(jī)控制的外圍設(shè)備，例如脈沖寬度調(diào)制器（PWM）定時器，模數(shù)轉(zhuǎn)換器（ADC）和sinc濾波器，該器件具有高度靈活的串行端口（SPORT）。這些SPORT能夠模擬許多協(xié)議，包括編碼器協(xié)議，如EnDat和BiSS。由于具有豐富的外圍設(shè)備，因此可以執(zhí)行高級電機(jī)控制，以及與具有相同設(shè)備的編碼器接口。換句話說，消除了對FPGA的需求。

圖4.實(shí)驗(yàn)設(shè)置

EnDat2.2測試設(shè)置如圖4所示.EnDat從站是Kollmorgen（AKM22）的標(biāo)準(zhǔn)伺服電機(jī)，EnDat編碼器（ENC1113）安裝在軸上。三對電線（數(shù)據(jù)，時鐘和電源線）將編碼器連接到收發(fā)器板。EnDatPHY上的編碼器有兩個收發(fā)器和電源。其中一個收發(fā)器用于時鐘，另一個收發(fā)器用于數(shù)據(jù)線。EnDat主機(jī)采用ADSP-CM40x，采用標(biāo)準(zhǔn)外設(shè)和軟件組合實(shí)現(xiàn)。發(fā)送端口和接收端口均采用靈活的SPORT實(shí)現(xiàn)。

EnDat協(xié)議由許多不同長度的不同幀組成。但是，這些幀都基于相同的序列，如圖5所示。首先，主機(jī)向從機(jī)發(fā)出命令，然后從機(jī)處理命令并執(zhí)行必要的計算。最后，從站將結(jié)果發(fā)送回主站。發(fā)送時鐘（TxCLK）由處理器ADSP-CM40x生成。由于系統(tǒng)中的延遲，來自編碼器的數(shù)據(jù)在返回處理器之前將與發(fā)送時鐘異相。為了補(bǔ)償傳輸延遲tDELAY，處理器還發(fā)出一個接收時鐘（RxCLK），與發(fā)送時鐘相比，它延遲了tDELAY。使接收時鐘與從從設(shè)備接收的數(shù)據(jù)同相是補(bǔ)償傳輸延遲的有效方法。

圖5.EnDat發(fā)送/接收序列

來自處理器的時鐘信號是連續(xù)的，而EnDat協(xié)議規(guī)定時鐘必須僅在通信期間應(yīng)用于編碼器。在所有其他時間，時鐘線必須保持高電平。為了解決這個問題，處理器產(chǎn)生一個時鐘使能信號CLKEN，該信號被送到ADM3065E數(shù)據(jù)使能引腳。經(jīng)過兩個時鐘周期（2T）后，主機(jī)開始在TxDATA上輸出命令。該命令長6位，后跟兩個0位。為了控制通過收發(fā)器的數(shù)據(jù)方向，處理器在發(fā)送時將BitTx/RxEN設(shè)置為高電平。當(dāng)從機(jī)準(zhǔn)備響應(yīng)時，系統(tǒng)進(jìn)入等待狀態(tài)，主機(jī)繼續(xù)應(yīng)用時鐘，但數(shù)據(jù)線處于非活動狀態(tài)。當(dāng)從器件準(zhǔn)備好響應(yīng)時，數(shù)據(jù)線接收數(shù)據(jù)被拉高并且響應(yīng)立即發(fā)送。在接收到n位響應(yīng)后，主機(jī)通過將CLKEN信號設(shè)置為低來停止時鐘。同時，ENCCLK信號變高。數(shù)據(jù)流是半雙工的，組合數(shù)據(jù)線上的流量顯示為ENC數(shù)據(jù)。

圖6.EnDat數(shù)據(jù)交換

圖6顯示了EnDat系統(tǒng)的測試結(jié)果。測試中使用的時鐘頻率為8MHz，通過相移接收時鐘實(shí)現(xiàn)延遲補(bǔ)償。底部信號是來自EnDat主站的命令。此處顯示的命令是發(fā)送位置，即兩個0，然后是六個1，最后是另外兩個0?？偟膩碚f，命令長度為10位。編碼器的響應(yīng)是來自頂部的第三個信號。組合數(shù)據(jù)線是來自頂部的第二個信號。最后，頂部信號是應(yīng)用于編碼器的時鐘。